Синтез цифрового конечного автомата Мили

Министерство науки, высшей школы и технической политики Российской

Федерации.

Новосибирский Государственный

Технический Университет.

[pic]

Расчётно-графическая работа по схемотехнике.

Синтез цифрового конечного автомата Мили.

Вариант №3.

Факультет: АВТ.

Кафедра: АСУ.

Группа: А-513.

Студент: Борзов Андрей Николаевич.

Преподаватель: Машуков Юрий Матвеевич.

Дата: 20 мая 1997 года.

Новосибирск – 1997.

Синтез цифрового конечного автомата Мили.

1. Построение графа конечного автомата.

2. Для заданного графа составить таблицу переходов и таблицу выходов.

3. Составляется таблица возбуждения памяти автомата.

4. Синтезируется комбинационная схема автомата.

5. Составить полную логическую схему автомата на указанном наборе элементов

или базисе.

6. Составить электрическую схему на выбранном наборе интегральных

микросхем.

Вариант №3.

RS - триггер.

Базис LOGO (ЛОГО).

|Вершина графа |a1 |a2 |a3 |a4 |

|Сигнал |Zi |Wj |Zi |Wj |Zi |Wj |Zi |Wj |

| Дуга из вершины |1234|1234|1234|1234|1234|1234|1234|1234 |

| Соответствующие |0024|0034|2014|2013|0032|0042|0400|0100 |

|дугам индексы | | | | | | | | |

|сигналов | | | | | | | | |

1. Построение графа.

Z2W2

a1 a2

Z4W4 Z1W1

Z2W3 Z4W3

Z4W1

Z3W4

a3 a4

Z2W2

Таблицы переходов.

a(t+1)=([a(t); z(t)]

|Сост. вх. |a1 |a2 |a3 |a4 |

|Z1 |( |a3 |( |( |

|Z2 |a3 |a1 |a4 |( |

|Z3 |( |( |a3 |( |

|Z4 |a4 |a4 |( |a2 |

W(t)=([a(t); z(t)]

|Сост. вх. |a1 |a2 |a3 |a4 |

|Z1 |( |W1 |( |( |

|Z2 |W3 |W2 |W2 |( |

|Z3 |( |( |W4 |( |

|Z4 |W4 |W3 |( |W1 |

2. Определение недостающих входных данных.

Для этого используем

K=4 [ak]

P=4 [Zi]

S=4 [Wj]

Определяем число элементов памяти:

r ( log2K = 2

Число разрядов входной шины:

n ( log2P = 2

Число разрядов выходной шины:

m ( log2S = 2

3. Кодирование автомата.

|Внутреннее состояние |Входные шины |Выходные шины |

|a1= |00 |Z1= |00 |W1= |00 |

|a2= |01 |Z2= |01 |W2= |01 |

|a3= |10 |Z3= |10 |W3= |10 |

|a4= |11 |Z4= |11 |W4= |11 |

| |Q1Q2 | |x1x2 | |y1y2 |

4. С учётом введённых кодов ТП и таблицы выходов будут иметь следующий вид.

T(

|x1x2Q|00 |01 |10 |11 |

|1Q2 | | | | |

|00 |( |10 |( |( |

|01 |10 |00 |11 |( |

|10 |( |( |10 |( |

|11 |11 |11 |( |01 |

T(

|x1x2Q|00 |01 |10 |11 |

|1Q2 | | | | |

|00 |( |00 |( |( |

|01 |10 |01 |01 |( |

|10 |( |( |11 |( |

|11 |11 |10 |( |00 |

5. По таблицам выходов составляем уравнения логических функций для выходных

сигналов y1 и y2, учитывая, что в каждой клетке левый бит – y1, а правый

бит – y2.

[pic]; (1)

[pic]. (2)

Минимизируем уравнения (1) и (2).

|x1x2Q|00 |01 |11 |10 |

|1Q2 | | | | |

|00 |X | |X |X |

|01 |1 | | |X |

|11 |1 |1 | |X |

|10 | | |X |1 |

|x1x2Q|00 |01 |11 |10 |

|1Q2 | | | | |

|00 |X | |X |X |

|01 | |1 | |1 |

|11 |1 |X | |X |

|10 | | |X |1 |

[pic]; [pic].

6. Преобразуем ТП в таблицу возбуждения памяти.

|вх.|Q1|0 |Q2|0 | |Q1|0 |Q2|1 | |Q1|1 |Q2|0 | |Q1|1 |Q2|1 |

|сиг| | | | | | | | | | | | | | | | | | | |

|н | | | | | | | | | | | | | | | | | | | |

| |R1|S1|R2|S2| |R1|S1|R2|S2| |R1|S1|R2|S2| |R1|S1|R2|S2|

|x1,| | | | | | | | | | | | | | | | | | | |

|x2 | | | | | | | | | | | | | | | | | | | |

|00 | | | | | |0 |1 |1 |0 | | | | | | | | | | |

|01 |0 |1 |– |0 | |– |0 |1 |0 | |0 |– |0 |1 | | | | | |

|10 | | | | | | | | | | |0 |– |– |0 | | | | | |

|11 |0 |1 |0 |1 | |0 |1 |0 |– | | | | | | |1 |0 |0 |– |

7. По таблице возбуждения памяти составляем логические функции сигналов на

каждом информационном входе триггера.

[pic]

[pic]

8. Минимизируем логические функции сигналов по пункту 7.

|x1x2Q|00 |01 |11 |10 |

|1Q2 | | | | |

|00 | | | | |

|01 | |X | | |

|11 | | |1 | |

|10 | | | | |

[pic]

|x1x2Q|00 |01 |11 |10 |

|1Q2 | | | | |

|00 | |1 | | |

|01 |X |1 | | |

|11 | | | | |

|10 | | | |X |

[pic]

|x1x2Q|00 |01 |11 |10 |

|1Q2 | | | | |

|00 | |1 | | |

|01 |1 | | |X |

|11 |1 |1 | | |

|10 | | | |X |

[pic]

|x1x2Q|00 |01 |11 |10 |

|1Q2 | | | | |

|00 | | | | |

|01 | | | |1 |

|11 |1 |X |X | |

|10 | | | | |

[pic]

9. По системе уравнений минимизированных функций входных, выходных сигналов

и сигналов возбуждения элементов памяти составляем логическую схему

цифрового автомата.

[pic]

10. Электрическая схема цифрового автомата.

Логические элементы.

К176ЛЕ5 К176ЛА8 К176ЛА7 К176ЛА9

DD1 – К176ЛЕ5

DD2 – К176ЛА8

DD3 – К176ЛА7

DD4 – К176ЛА9

DD5 – К176ТВ1

Реализуем электрическую схему на базе типовой интегральной серии микросхем

К176.

-----------------------

x2

B03

B26

B03

x2

x1

x

x1

x2

B03

x

B26

B03

x1

x2

B26

B03

B03

x2

x1

x

B03

B03

x2

x1

x

B26

x2

x

B26

B26

B03

x2

x1

x

x1

x2

B26

B03

x

x1

B26

B03

x2

B38

B37

B36

B35

B34

B33

B32

B31

B30

B29

B28

B27

B26

B42

B40

B25

B23

B41

B39

B24

B22

B21

B19

B20

B18

B17

B16

B15

B14

B13

B12

B11

B07

B08

B09

B10

B06

B05

B04

B03

B02

B01

y2

y1

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

(

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

RS

RS

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

&

1

&

1

(

1

(

1

(

(

(

(

(

(

(

(

(

(

(

&

&

&

&

&

&

&

x1

x2

Q2

Q1

x2

Q1

x2

x1

Q2

Q1

Q1

x2

x1

x2

Q2

Q2

Q1

Q2

Q1

x2

x1

Q1

x2

x1

Q2

Q1

x1

Q2

Q1

x2

x1

x2

x1

Q1

Q2

Q1

x2

Q2

Q1

x2

x1

DD4.3

DD4.1-2

DD3.4

DD4.2

DD4.3

DD3.2-3

DD5

DD3.1

DD4.1

DD2.1-2

DD4.3

DD2.2

DD4.1-2

DD2.1

DD1.4

DD1.3

DD1.2

DD1.1

G

Q2

Q2

Q1

Q1

TT

y2

y1

x2

x1

J2

K2

R2

S2

C2

J1

K1

R1

S1

C1

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

&

1

1

1

1